Cel The project aims to produce a high level synthesis tool for automatic design of interface circuits. Timing diagrams, used to express interactions between the systems to be interfaced, will be annotated with quantitative timing constraints and with VHDL expressions to specify operations on data. This specification will be automatically transformed into an FPGA based implementration in several steps:- transformation of timing diagrams into a set of cooperating FSMs (data & control)- consideration of pipelining to get high performance circuits- introduction of asynchronous sub-circuits to fulfill hard timing constraints- partitioning and re-partitioning techniques for FSMs- timing driven technology mapping and layout for controller and data path.European links:Results of the ESPRIT project 6128 FORMAT are used in this project.INFORMATION DISSEMINATION ACTIVITIES AND EXPLOITATIONThe project partners will establish contacts with tool vendors for possible commercialisation of the tool. Program(-y) IC-PECO/COPERNICUS - Scientific and technological cooperation between the European Community and European non-member countries, 1992- Temat(-y) Data not available Zaproszenie do składania wniosków Data not available System finansowania CSC - Cost-sharing contracts Koordynator Universität Passau Wkład UE Brak danych Adres Innstr. 33 94032 Passau Niemcy Zobacz na mapie Koszt całkowity Brak danych Uczestnicy (5) Sortuj alfabetycznie Sortuj według wkładu UE Rozwiń wszystko Zwiń wszystko Asicentrum Czechy Wkład UE Brak danych Adres Zobacz na mapie Koszt całkowity Brak danych Elektrotechnicka Fakulta Ceskeho Vysokeho Uceni V Praze Czechy Wkład UE Brak danych Adres Zobacz na mapie Koszt całkowity Brak danych KFKI Research Institute Węgry Wkład UE Brak danych Adres Zobacz na mapie Koszt całkowity Brak danych Riga Aviation University Łotwa Wkład UE Brak danych Adres Zobacz na mapie Koszt całkowity Brak danych Technical University of Budapest Węgry Wkład UE Brak danych Adres Zobacz na mapie Koszt całkowity Brak danych