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Superar la barrera de velocidad de los semiconductores

Distintas mediciones in situ realizadas durante la fabricación de sistemas semiconductores sacaron a la luz las causas de los defectos superficiales que limitan la velocidad de procesamientos de los dispositivos electrónicos. Este hallazgo podría dar paso a una nueva generación de computación de alta velocidad.
Superar la barrera de velocidad de los semiconductores
Gordon Moore, cofundador de Intel, predijo en la década de los sesenta que la cantidad de transistores en un chip se duplicaría aproximadamente cada veinticuatro meses. Sobre esta denominada Ley de Moore se basó el modelo empresarial de la industria de los semiconductores, que aún hoy sigue experimentando un crecimiento exponencial. No obstante, la cantidad cada vez aumenta más en detrimento de la calidad, medida en función del rendimiento, en este caso, debido a la miniaturización de unos dispositivos electrónicos cada vez más potentes.

La optimización de la velocidad en circuitos de metal-óxido-semiconductor complementario (CMOS) más allá de un límite establecido precisa del empleo de materiales en los que los electrones se muevan con mayor libertad que en el silicio (Si). El conjunto más prometedor en este sentido son los semiconductores compuestos basados en elementos de los grupos III a V como el arseniuro de galio (GaAs), el arseniuro de indio y galio (InGaAs) y el fosfuro de indio (InP). Su integración en tecnologías CMOS de Si hasta ahora ha resultado ardua debido a la aparición de una barrera a la movilidad electrónica entre el canal y el dieléctrico de puerta causada por imperfecciones en las superficies de los semiconductores.

La deposición de capas atómicas (ALD) de óxido de aluminio (Al2O3) en lugar de óxido de silicio (SiO2) como interfaz con los semiconductores de los grupos III a V arrojó resultados esperanzadores. Sin embargo, la densidad de defectos sigue siendo mucho mayor que para las interfaces de SiO2/Si. Un equipo de científicos del proyecto financiado con fondos europeos «Clustered atomic layer deposition for emerging microelectonic applications» (CALDERA) creó técnicas de medición simultáneas e in situ combinadas con la intención de indagar en la generación de defectos durante el proceso de deposición. El equipo al cargo se sirvió de microscopía de efecto túnel, espectroscopia de efecto túnel y espectroscopia fotoelectrónica de rayos X para obtener un análisis de la misma muestra de manera combinada e in situ (evitando la exposición al aire).

De este modo se logró determinar que la aparición de defectos en la superficie del InP se debe a procesos de oxidación en la misma superficie. En consecuencia, para fabricar dispositivos de InP rentables y de alto rendimiento aplicados a la computación de alta velocidad será necesario eliminar toda fuente de oxidación, incluida la exposición al ambiente durante todo el proceso de fabricación.

CALDERA proporcionó el primer análisis combinado in situ del proceso de ALD de Al2O3 y expuso la fuente de defectos superficiales que reducen el rendimiento de los transistores. Los fabricantes pueden utilizar estos conocimientos para superar la barrera mencionada, aumentar la velocidad de las operaciones de conmutación en transistores y dar paso a aplicaciones de computación de alta velocidad.

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