Małe i mniejsze: projekty UE minimalizują rozmiary chipów półprzewodnikowych

Partnerzy dwóch projektów finansowanych przez UE przesuwają granicę miniaturyzacji chipów, próbując wytworzyć komplementarne chipy półprzewodnikowe z warstwą tlenku metalu (CMOS) o jeszcze mniejszych rozmiarach niż stosowane obecnie. Projekt NanoCMOS, ukończony w 2006 r., przy...

Partnerzy dwóch projektów finansowanych przez UE przesuwają granicę miniaturyzacji chipów, próbując wytworzyć komplementarne chipy półprzewodnikowe z warstwą tlenku metalu (CMOS) o jeszcze mniejszych rozmiarach niż stosowane obecnie. Projekt NanoCMOS, ukończony w 2006 r., przyczynił się do opracowania półprzewodników z węzłami wielkości 45 nanometrów (nm), a projekt PULLNANO, stanowiący jego kontynuację, zmierza do uzyskania elementów wielkości 32 nm, a nawet 22 nm.

- Branża półprzewodnikowa kręci się wokół sprzedaży milimetrów kwadratowych krzemu - stwierdza Gilles Thomas, dyrektor ds. programów współpracy badawczo-rozwojowej we francuskiej spółce wytwarzającej półprzewodniki STMicroelectronics, będącej koordynatorem obydwu projektów. - Zatem upychając więcej tranzystorów w jednym chipie uzyskujemy większą wydajność, większą funkcjonalność i większą moc obliczeniową za tę samą cenę. To dlatego tanieją takie rzeczy jak telefony komórkowe, telewizory LCD i odtwarzacze DVD.

Najpowszechniej stosowane dziś w produktach chipy mają elementy o rozmiarach od 65 do 90 nm, około 1000 razy mniejsze niż grubość ludzkiego włosa. Niemniej partnerzy projektu uważają, że istnieją jeszcze znaczne możliwości dalszej miniaturyzacji, aż przestanie to być opłacalne - prawdopodobnie do poziomu około 16-11 nm, szacuje Gilles Thomas. Ten poziom nie został jeszcze osiągnięty i, jeśli Gilles Thomas ma rację, nie nastąpi to przez następne 12-15 lat.

Obecnie prawdziwym ograniczeniem wydajności procesorów komputerowych jest zjawisko z zakresu mechaniki kwantowej znane jako "gate leakage", w którym mobilne nośniki ładunku, takie jak elektrony, przedostają się przez obszary izolacji chipa. Straty te zwiększają się wykładniczo w miarę zmniejszania się grubości obszaru izolacji.

Naukowcy realizujący projekt PULLNANO zmierzyli się z tym problemem wykorzystując izolator na bazie związku hafnu, zamiast tradycyjnego dwutlenku krzemu. Według Gillesa Thomasa, osiągnęli w rezultacie 100-krotną redukcję efektu "gate leakage".

Mimo tego wstępnego sukcesu, STMicroelectronics nie przewiduje rozpoczęcia komercjalizacji pierwszych owoców projektu PULLNANO przed rokiem 2011. Natomiast wyniki poprzedniego projektu NanoCMOS mogą znaleźć zastosowanie w elektronice konsumpcyjnej już w 2009 r.

W pracach NanoCMOS uczestniczyło 20 partnerów dysponujących środkami w wysokości ponad 24 milionów euro z budżetu szóstego programu ramowego (6PR). Całkowity koszt projektu wyniósł około 46 milionów euro.

W projekcie PULLNANO, otrzymującym podobne wsparcie finansowe, bierze udział około 38 partnerów. Oba projekty pomogły Europie uzyskać przewagę w produkcji półprzewodników, sugeruje Gilles Thomas. Zauważa on, że ten wysoce konkurencyjny sektor pozostaje jednak zdominowany przez amerykańskich i azjatyckich gigantów, takich jak Intel i Samsung. Mimo to jest mnóstwo miejsca dla przyszłego wzrostu, nawet jeśli cena chipów będzie coraz niższa.