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Stress minimization on deep sub-micron CMOS processes, measured by a high spatial resolution technique, and its application to 0.15 micron non volatile memories

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Prévision des contraintes et des fatigues à l'échelle du micronmètre

La miniaturisation sans cesse croissante des technologies à base de silicium a généré des changements importants au niveau des procédés de fabrication et des ressources utilisés dans le secteur de la micro-électronique. Les nouveaux procédés de fabrication se distinguent entre autres par une accumulation des contraintes mécaniques dans les couches et les substrats durant le traitement. Afin de régler ce problème majeur, les responsables de ce projet financé par la CE ont développé un logiciel robuste permettant de prévoir les fatigues et les contraintes générées durant la fabrication.

Du fait de l'énorme croissance du marché et des besoins modernes des applications, le secteur de la micro-électronique cherche constamment à miniaturiser ses dispositifs en introduisant des méthodes de fabrication et des matériaux nouveaux. Cette miniaturisation sans cesse croissante a un impact majeur sur les systèmes mécaniques d'un circuit intégré, surtout au niveau des contraintes mécaniques. Ses effets négatifs sur les caractéristiques du silicium peuvent également affecter les performances et le cycle de vie des microsystèmes. Désireux de remédier à cela, les responsables de ce projet ont développé un prototype logiciel permettant de simuler les contraintes induites par divers procédés technologiques utilisés dans la fabrication de dispositifs micro-électroniques à base de silicium. Le dispositif baptisé IMPACT est un simulateur de processus en 2D qui est capable de prévoir les contraintes pesant sur la technologie du silicium et en particulier celles causées par des sources extrinsèques comme la diffusion d'eau et la transformation de phase. Cet outil a été développé avec Fortran 77 et 90 et utilise la méthode des éléments finis pour rendre discrets les modèles physiques. Dans le cadre de ce projet, les modèles relatifs au calcul des contraintes et des fatigues durant la fabrication des dispositifs ont été améliorés. En particulier, les comportements rhéologiques extrêmement complexes des matériaux en couche mince (en raison des lois viscoélastiques et élastoplastiques) ont été mis en oeuvre et étalonnés. L'outil a été validé en utilisant des structures de test de 0.15 microns pour les applications de mémoire non volatile, comme les dispositifs pourvus d'une mémoire morte. Le fournisseur de cette technologie souhaiterait collaborer avec des développeurs/fabricants de technologies à base de silicium, comme les technologies CMOS/BICMOS/bipolaires afin d'améliorer ces modèles et d'en créer de nouveaux. De plus, il souhaiterait également collaborer avec une entreprise de logiciels afin d'ajouter une interface utilisateur graphique et une documentation interactive de bas niveau pour poursuivre la commercialisation de l'outil.

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