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The MareNostrum Experimental Exascale Platform

Description du projet

Émuler des billions d’opérations par seconde pour fabriquer des puces correctement dès la première fois

La fabrication de puces est un processus complexe et coûteux, même lorsque tout se déroule parfaitement. Ces dernières années, le prototypage de puces physiques à des fins de débogage et d’optimisation a été facilité par l’utilisation de réseaux de portes programmables (FPGA pour field-programmable gate arrays). Les FPGA sont des dispositifs semi-conducteurs dotés de blocs logiques configurables qui permettent à la fois une programmation avec un parallélisme poussé et la possibilité de les reprogrammer d’innombrables fois jusqu’à ce que la conception soit exempte de bogues et que la fabrication puisse commencer. Ils sont parfaitement adaptés au développement efficace et rentable des ordinateurs exascale de demain. Le projet MEEP, financé par l’UE, développe une plateforme d’émulation flexible basée sur des FPGA pour la co-conception et l’intégration de logiciels et de matériel, contribuant ainsi au leadership européen en matière de calcul exascale et plus encore.

Objectif

The MareNostrum Experimental Exascale Platform (MEEP) is a flexible FPGA-based emulation platform that will explore hardware/software co-designs for Exascale Supercomputers and other hardware targets, based on European-developed IP. MEEP provides two very important functions: 1) An evaluation platform of pre-silicon IP and ideas, at speed and scale and 2) A software development and experimentation platform to enable software readiness for new hardware. MEEP enables software development, accelerating software maturity, compared to the limitations of software simulation. IP can be tested and validated before moving to silicon, saving time and money.
The objectives of MEEP are to leverage and extend projects like EPI and the POP2 CoE in the following ways:
● Define, develop, and deploy an FPGA-based emulation platform targeting European-based Exascale Supercomputer RISC-V-based IP development, especially hardware/software co-design.
● Develop a base FPGA shell that provides memory and I/O connectivity to the host CPU and other FPGAs.
● Build FPGA tools and support to map enhanced EPI and MEEP IP into the FPGA core, validating and demonstrating European IP.
● Develop the software toolchain (compiler, debugger, profiler, OS, and drivers) for RISC-V based accelerators to enable application development and porting.
MEEP will deliver a series of Open-Source IPs, when possible, that can be used for academic purposes and integrated into a functional accelerator or cores for traditional and emerging HPC applications. This is an exciting target for IPs generated from projects like EPI, and an IP source for follow-on projects as well. MEEP will provide a foundation for building European-based chips and infrastructure to enable rapid prototyping using a library of IPs and a standard set of interfaces to the Host CPU and other FPGAs in the system using the FPGA shell. In addition to RISC-V architecture and hardware ecosystem improvements.

Coordinateur

BARCELONA SUPERCOMPUTING CENTER CENTRO NACIONAL DE SUPERCOMPUTACION
Contribution nette de l'UE
€ 4 881 250,00
Adresse
CALLE JORDI GIRONA 31
08034 Barcelona
Espagne

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Région
Este Cataluña Barcelona
Type d’activité
Research Organisations
Liens
Coût total
€ 9 835 625,00

Participants (2)