Descrizione del progetto
Processore multicore open source per applicazioni importanti ai fini della sicurezza riceve un impulso commerciale
RISC-V è un’architettura di un insieme di istruzioni hardware gratuita e open source che consente una nuova era di innovazione del processore attraverso la collaborazione standard aperta. Il progetto De-RISC, finanziato dall’UE, mira a commercializzare un sistema su chip RISC-V multicore già sviluppato da un partner del progetto. Lo sviluppo dell’hardware sarà potenziato abilitando l’esecuzione di un hypervisor critico per la sicurezza (software di sistema che garantisce la non interferenza tra le applicazioni critiche in esecuzione sulla stessa piattaforma) nella piattaforma del progetto. La progettazione della piattaforma tiene conto dei problemi di mitigazione delle interferenze multicore che sono indispensabili per i sistemi critici per la sicurezza. Inoltre, ha le potenzialità per essere implementata in gate array programmabili sul campo e in prodotti standard per applicazioni specifiche. È importante sottolineare che non saranno imposti controlli statunitensi delle importazioni sul processore o sul software. Il progetto mira all’utilizzo del sistema su un chip RISC-V multicore nei computer critici per la sicurezza utilizzati nel settore spaziale e in quello dell’aviazione.
Obiettivo
The De-RISC project addresses computer systems within the space and aviation domains. De-RISC – Dependable Real-time Infrastructure for Safety-critical Computer – is a proposed project where an international consortium will introduce a hardware and software platform based around the RISC-V ISA. The work proposed in this project is to productize a multi-core RISC-V system-on-chip design already owned by CG and to port the XtratuM hypervisor owned by FEN to that design to create a full platform consisting of hardware and software for future European developments within space and aeronautical applications.
De-RISC brings critical features to the market that make it unique in front of the competition:
(1) No US export restrictions: most existing products use US technology, thus subject to US export control. De-RISC’s IP core platform and software will not be subject to any US regulatory influence by building on RISC-V.
(2) Multi-core interference mitigation concepts by BSC integrated in the RISC-V SoC and validated by TRT become a unique feature, and will provide a key advantage w.r.t. competitors by limiting drastically interference while preserving high-performance operation.
(3) Portability: The proposed development will create a RISC-V HW/SW platform that can be implemented in FPGAs and application specific standard products. This provides an edge for integrators that can adapt their choice of implementation technology based on mission requirements.
(4) Fault-tolerance concepts: The platform will be provided by companies with experience in the space domain and with heritage in design of fault-tolerant systems.
(5) Future-proof selection for new platforms: New software products are not being ported to SPARC and PowerPC architectures. With an established vendor providing a RISC-V platform there are guarantees of continued support for the hardware platform while developments from the commercial domain for the RISC-V architecture can be leveraged over time.
Campo scientifico
Parole chiave
Programma(i)
Argomento(i)
Meccanismo di finanziamento
IA - Innovation actionCoordinatore
46022 Valencia
Spagna
L’organizzazione si è definita una PMI (piccola e media impresa) al momento della firma dell’accordo di sovvenzione.