Entorno de ensayo integrado para diseños electrónicos
Las necesidades de los clientes cambian constantemente y lo que hoy es innovación puede convertirse rápidamente en tecnología del pasado. Con el fin de mantenerse al día de las tendencias tecnológicas para anticiparse a los cambios, las actividades de diseño deben hacerse más flexibles, efectivas y rápidas. Si bien la realización de ensayos exhaustivos durante el diseño es útil para elaborar aplicaciones de altas prestaciones, muy especializadas y funcionales, a menudo los ensayos pueden resultar redundantes y difíciles, lo que provoca importantes retrasos. Para dar respuesta a estas necesidades, la propuesta de testabilidad incluye un completo conjunto de métodos y herramientas idóneos para la fase de diseño. Más específicamente, los diseñadores pueden emplear estas técnicas extraordinariamente eficaces en el momento de desarrollar el código VHDL. Éste es un lenguaje de programación para modelado de hardware, entendiendo por hardware desde sistemas completos (PC) hasta las pequeñas puertas lógicas en los circuitos integrados internos. Las técnicas y herramientas combinadas resuelven satisfactoriamente los problemas de testabilidad de diseño en tres niveles de abstracción del proceso de diseño: el comportamental, el de transferencia de registros y el de nivel de puertas. El análisis realizado permite al diseñador no sólo detectar rápidamente partes de código difíciles de ensayar, sino también predecir con acierto futuros fallos de diseño. Además, el diseñador también es capaz de identificar y eliminar código VHDL redundante, con lo que se evitan complejas interacciones innecesarias de los componentes del sistema. Este entorno de testabilidad ha demostrado su capacidad de ahorrar tiempo, al evitar reciclados de diseño, y su eficacia, sin por ello afectar seriamente a otros parámetros de diseño importantes, como el área y el rendimiento. El análisis de la descripción VHDL puede ser utilizado de forma confiable sea cual sea el tamaño de los diseños y sin exigencias de tiempo o memoria adicionales. Al ofrecer varias opciones de arquitectura adecuada para facilitar el ensayo, proporciona una alta capacidad de testabilidad y calidad de ensayo funcional de las descripciones VHDL, que no sólo soporta sino también mejora el diseño.
