Description du projet
Garantir la sécurité et la fiabilité du matériel utilisé dans les outils d’automatisation de la conception électronique
La protection des données n’est pas la seule préoccupation en matière de cybersécurité; les attaques matérielles peuvent avoir des effets tout aussi délétères. Un retard ou un dysfonctionnement du trafic de données dans les composants matériels peut avoir des conséquences graves, voire fatales: pour l’Internet des Objets, les voitures autonomes et la médecine à distance, la fiabilité est l’une des principales préoccupations. Les accélérateurs matériels sont utilisés de manière toujours plus fréquente pour répondre aux exigences des technologies de pointe. Ils délèguent certaines tâches à des éléments matériels spécialisés afin d’améliorer l’efficacité par rapport à l’utilisation d’une unité centrale polyvalente seule. La synthèse de haut niveau (HLS), un outil d’automatisation de la conception électronique (EDA), prend des descriptions fonctionnelles de haut niveau d’une conception et les transforme en une conception de niveau de transfert entre registres (RTL). Le projet SecuReHLS, financé par l’UE, travaille à la conception d’outils d’EDA qui permettront l’insertion rationnelle et automatisée de protections pendant un flux HLS afin d’obtenir automatiquement des descriptions RTL sûres et fiables.
Objectif
System on Chip (SoC) and Internet of Things (IoT) hardware accelerators are increasingly used in secure and critical applications, such as medical and automotive. For this reason, they need to have high levels of security and reliability at the same time. Hardware attacks are a serious threat for the security of hardware accelerators. Among them, Fault Attacks and Side Channel Attacks can breach even protected devices. Furthermore, injection of errors due to harsh environments may even lead to catastrophic failures of such accelerators. These threats are usually not concurrently addressed since their corresponding protections are not always compatible to each other. In a context, where designers use High Level Synthesis (HLS) flows to increase the productivity of designing hardware accelerators they must also ensure that security and reliability protections are taken into account by the HLS tools.
In order to enable HLS flows to be the flow of choice for secure and reliable devices, we propose to provide to SoC and IoT designers, Electronic Design Automation (EDA) tools, capable to evaluate, improve and automate the insertion of protections during an HLS flow. Initially we will study the effects of HLS flows on the synthesis of manually protected high level descriptions. Afterwards, we will address concurrently security and reliability by automating the integration of compatible, countermeasures and mitigation techniques, inside the HLS flow, so as to automatically obtain secure and reliable RTL descriptions. Such tools and methodologies will help to minimize the corresponding overheads for protecting against each threat, while at the same time they will maintain the productivity of the HLS flow at high levels during the design of secure and reliable hardware accelerators.
Champ scientifique
Programme(s)
Régime de financement
MSCA-IF - Marie Skłodowska-Curie Individual Fellowships (IF)Coordinateur
185 33 PIRAEUS
Grèce