Opis projektu
Zapewnianie bezpieczeństwa sprzętu i niezawodności w narzędziach do automatyzacji projektowania
Ochrona danych nie jest jedyną kwestią, która spędza sen z powiek ekspertom zajmującym się cyberbezpieczeństwem – ataki sprzętowe mogą mieć równie destrukcyjne skutki. Opóźnienia lub nieprawidłowości przepływu danych w rozwiązaniach sprzętowych mogą mieć poważne konsekwencje, a nawet zagrażać życiu ludzi. Co więcej, niezawodność jest jedną z najważniejszych obaw dotyczących rozwiązań internetu rzeczy, autonomicznych pojazdów czy telemedycyny. Aby sprostać wymaganiom stawianym przez najnowsze technologie, projektanci coraz częściej wykorzystują akceleratory sprzętowe – specjalne urządzenia, które przejmują wykonywanie części zadań, pozwalając tym samym na zwiększenie wydajności względem procesorów ogólnego przeznaczenia. Synteza wysokopoziomowa (HLS) będąca jednym z narzędzi wykorzystywanych do automatyzacji projektowania, pozwala na wykorzystanie wysokopoziomowych opisów projektu i przekształcenie ich na opis na poziomie bramek i przesłań rejestrowych (RTL). Uczestnicy finansowanego przez Unię Europejską projektu SecuReHLS opracowują narzędzia do automatyzacji projektowania, które pozwolą na racjonalne i zautomatyzowane stosowanie zabezpieczeń w ramach procesu HLS w celu automatycznego uzyskania bezpiecznych i pewnych opisów RTL.
Cel
System on Chip (SoC) and Internet of Things (IoT) hardware accelerators are increasingly used in secure and critical applications, such as medical and automotive. For this reason, they need to have high levels of security and reliability at the same time. Hardware attacks are a serious threat for the security of hardware accelerators. Among them, Fault Attacks and Side Channel Attacks can breach even protected devices. Furthermore, injection of errors due to harsh environments may even lead to catastrophic failures of such accelerators. These threats are usually not concurrently addressed since their corresponding protections are not always compatible to each other. In a context, where designers use High Level Synthesis (HLS) flows to increase the productivity of designing hardware accelerators they must also ensure that security and reliability protections are taken into account by the HLS tools.
In order to enable HLS flows to be the flow of choice for secure and reliable devices, we propose to provide to SoC and IoT designers, Electronic Design Automation (EDA) tools, capable to evaluate, improve and automate the insertion of protections during an HLS flow. Initially we will study the effects of HLS flows on the synthesis of manually protected high level descriptions. Afterwards, we will address concurrently security and reliability by automating the integration of compatible, countermeasures and mitigation techniques, inside the HLS flow, so as to automatically obtain secure and reliable RTL descriptions. Such tools and methodologies will help to minimize the corresponding overheads for protecting against each threat, while at the same time they will maintain the productivity of the HLS flow at high levels during the design of secure and reliable hardware accelerators.
Dziedzina nauki
Program(-y)
Temat(-y)
System finansowania
MSCA-IF - Marie Skłodowska-Curie Individual Fellowships (IF)Koordynator
185 33 PIRAEUS
Grecja