Descrizione del progetto
Garantire la sicurezza e l’affidabilità dell’hardware negli strumenti di automazione del design elettronico
La protezione dei dati non è l’unica preoccupazione per la sicurezza informatica: gli attacchi hardware possono avere effetti altrettanto deleteri. Il trasporto ritardato o difettoso di dati all’interno dei componenti hardware può avere conseguenze serie, persino pericolose per la vita: per l’Internet delle cose, le auto a guida autonoma e la medicina remota, l’affidabilità è una delle principali preoccupazioni. Gli acceleratori hardware sono sempre più utilizzati per soddisfare le esigenze di tecnologie all’avanguardia. Essi offrono determinate attività su elementi hardware specializzati per migliorare l’efficienza rispetto all’utilizzo di una sola CPU generica. La sintesi di alto livello (HLS, High Level Synthesis), uno strumento di automazione del design elettronico (EDA, Electronic Design Automation), prende descrizioni funzionali di alto livello di un progetto per trasformarlo in un progetto di livello di trasferimento del registro (RTL, Register-Transfer Level). Il progetto SecuReHLS, finanziato dall’UE, sta sviluppando strumenti EDA che consentiranno l’inserimento razionale e automatizzato di protezioni durante un flusso HLS per ottenere automaticamente descrizioni RTL sicure e affidabili.
Obiettivo
System on Chip (SoC) and Internet of Things (IoT) hardware accelerators are increasingly used in secure and critical applications, such as medical and automotive. For this reason, they need to have high levels of security and reliability at the same time. Hardware attacks are a serious threat for the security of hardware accelerators. Among them, Fault Attacks and Side Channel Attacks can breach even protected devices. Furthermore, injection of errors due to harsh environments may even lead to catastrophic failures of such accelerators. These threats are usually not concurrently addressed since their corresponding protections are not always compatible to each other. In a context, where designers use High Level Synthesis (HLS) flows to increase the productivity of designing hardware accelerators they must also ensure that security and reliability protections are taken into account by the HLS tools.
In order to enable HLS flows to be the flow of choice for secure and reliable devices, we propose to provide to SoC and IoT designers, Electronic Design Automation (EDA) tools, capable to evaluate, improve and automate the insertion of protections during an HLS flow. Initially we will study the effects of HLS flows on the synthesis of manually protected high level descriptions. Afterwards, we will address concurrently security and reliability by automating the integration of compatible, countermeasures and mitigation techniques, inside the HLS flow, so as to automatically obtain secure and reliable RTL descriptions. Such tools and methodologies will help to minimize the corresponding overheads for protecting against each threat, while at the same time they will maintain the productivity of the HLS flow at high levels during the design of secure and reliable hardware accelerators.
Campo scientifico
Programma(i)
Argomento(i)
Meccanismo di finanziamento
MSCA-IF - Marie Skłodowska-Curie Individual Fellowships (IF)Coordinatore
185 33 PIRAEUS
Grecia