Projektbeschreibung
Gewährleistung der Sicherheit und Zuverlässigkeit der Hardware in elektronischen Entwurfsautomatisierungswerkzeugen
Datenschutz ist nicht das einzige Anliegen der Cybersicherheit; Hardware-Angriffe können ebenso schädliche Auswirkungen haben. Ein verzögerter oder fehlerhafter Datentransfer innerhalb von Hardwarekomponenten kann schwerwiegende, ja sogar lebensbedrohliche Folgen haben: für das Internet der Dinge, selbstfahrende Fahrzeuge und die Fernmedizin ist Zuverlässigkeit eines der Hauptanliegen. Um den Anforderungen modernster Technologien gerecht zu werden, kommen zunehmend Hardware-Beschleuniger zum Einsatz. Diese verlagern bestimmte Aufgaben auf spezielle Hardware-Elemente, sodass die Effizienz im Vergleich zur alleinigen Verwendung einer Allzweck-CPU erhöht wird. So nimmt die High-Level-Synthese, ein elektronisches Entwurfsautomatisierungswerkzeug, beispielsweise funktionale Beschreibungen eines Entwurfs auf hoher Ebene und wandelt diesen in einen Entwurf auf Registertransferebene um. Das EU-finanzierte Projekt SecuReHLS entwickelt elektronische Entwurfsautomatisierungswerkzeuge, die das rationelle und automatisierte Einfügen von Schutzmechanismen während eines High-Level-Syntheseflusses ermöglichen, um automatisch sichere und zuverlässige Beschreibungen der Registertransferebene zu erhalten.
Ziel
System on Chip (SoC) and Internet of Things (IoT) hardware accelerators are increasingly used in secure and critical applications, such as medical and automotive. For this reason, they need to have high levels of security and reliability at the same time. Hardware attacks are a serious threat for the security of hardware accelerators. Among them, Fault Attacks and Side Channel Attacks can breach even protected devices. Furthermore, injection of errors due to harsh environments may even lead to catastrophic failures of such accelerators. These threats are usually not concurrently addressed since their corresponding protections are not always compatible to each other. In a context, where designers use High Level Synthesis (HLS) flows to increase the productivity of designing hardware accelerators they must also ensure that security and reliability protections are taken into account by the HLS tools.
In order to enable HLS flows to be the flow of choice for secure and reliable devices, we propose to provide to SoC and IoT designers, Electronic Design Automation (EDA) tools, capable to evaluate, improve and automate the insertion of protections during an HLS flow. Initially we will study the effects of HLS flows on the synthesis of manually protected high level descriptions. Afterwards, we will address concurrently security and reliability by automating the integration of compatible, countermeasures and mitigation techniques, inside the HLS flow, so as to automatically obtain secure and reliable RTL descriptions. Such tools and methodologies will help to minimize the corresponding overheads for protecting against each threat, while at the same time they will maintain the productivity of the HLS flow at high levels during the design of secure and reliable hardware accelerators.
Wissenschaftliches Gebiet
Programm/Programme
Thema/Themen
Aufforderung zur Vorschlagseinreichung
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MSCA-IF - Marie Skłodowska-Curie Individual Fellowships (IF)Koordinator
185 33 PIRAEUS
Griechenland