EDA tools for Secure and Reliable High Level Synthesis Implementations

Descripción del proyecto

Garantizar la seguridad y fiabilidad del «hardware» en herramientas de automatización del diseño electrónico

La protección de los datos no es la única preocupación para la ciberseguridad; los ataques contra el «hardware» pueden tener efectos igual de perjudiciales. El tráfico de datos con retraso o con fallos dentro de los componentes de «hardware» puede tener consecuencias graves e incluso potencialmente mortales: en el internet de las cosas, los vehículos con conducción autónoma y la medicina remota, la fiabilidad es uno de los principales problemas. Cada vez más se utilizan aceleradores del «hardware» para cumplir con las exigencias de las tecnologías punteras. Estos descargan ciertas tareas hacia elementos de «hardware» especializados con el fin de mejorar la eficiencia en comparación con el uso de una CPU de propósito general solamente. La síntesis de alto nivel (SAN), una herramienta de automatización del diseño electrónico (EDA, por sus siglas en inglés), utiliza descripciones funcionales de alto nivel de un diseño y las convierte en un diseño de nivel de transferencia de registros (RTL, por sus siglas en inglés). El proyecto SecuReHLS, financiado con fondos europeos, trabaja en el desarrollo de herramientas de EDA que permitan la inserción racional y automatizada de protecciones durante el flujo de SAN para obtener automáticamente descripciones seguras y fiables de RTL.

Objetivo

System on Chip (SoC) and Internet of Things (IoT) hardware accelerators are increasingly used in secure and critical applications, such as medical and automotive. For this reason, they need to have high levels of security and reliability at the same time. Hardware attacks are a serious threat for the security of hardware accelerators. Among them, Fault Attacks and Side Channel Attacks can breach even protected devices. Furthermore, injection of errors due to harsh environments may even lead to catastrophic failures of such accelerators. These threats are usually not concurrently addressed since their corresponding protections are not always compatible to each other. In a context, where designers use High Level Synthesis (HLS) flows to increase the productivity of designing hardware accelerators they must also ensure that security and reliability protections are taken into account by the HLS tools.
In order to enable HLS flows to be the flow of choice for secure and reliable devices, we propose to provide to SoC and IoT designers, Electronic Design Automation (EDA) tools, capable to evaluate, improve and automate the insertion of protections during an HLS flow. Initially we will study the effects of HLS flows on the synthesis of manually protected high level descriptions. Afterwards, we will address concurrently security and reliability by automating the integration of compatible, countermeasures and mitigation techniques, inside the HLS flow, so as to automatically obtain secure and reliable RTL descriptions. Such tools and methodologies will help to minimize the corresponding overheads for protecting against each threat, while at the same time they will maintain the productivity of the HLS flow at high levels during the design of secure and reliable hardware accelerators.