Les puces et l'innovation
Les logiciels et les applications informatiques deviennent de plus en plus complexes et exigeants en puissance de traitement. Cette situation entraîne le besoin urgent de nouvelles architectures qui augmentent à la fois la puissance de traitement et l'efficacité énergétique. Selon la feuille de route ITRS (International Technology Roadmap for Semiconductors) le nombre de cœurs dans un CMP devrait augmenter considérablement dans les années à venir, si bien que les CMP ont un avenir tout tracé. Les fabricants utilisent en général des puces homogènes comme cœurs dans les multiprocesseurs, ce qui n'est pas le meilleur moyen d'utiliser l'espace restreint. Financé au titre du septième programme-cadre (7e PC) de l'UE, le projet HTCMP («Heterogeneous chip multiprocessor design») a relevé ce défi en utilisant des puces de capacité diverse dans des multiprocesseurs. Le projet s'est focalisé sur certains problèmes de conception. Ceux-ci concernaient notamment la répartition effective de l'espace disponible au sein des cœurs de multiprocesseur et les blocs de mémoire (la mémoire cache), le schéma de hiérarchies de mémoires, la sélection des processeurs et leurs types à partir d'un ensemble, ainsi que la répartition des données et des threads. Le projet HTCMP a porté sur le développement de nouvelles techniques basées sur la compilation et destinées aux CMP hétérogènes, qui accusent actuellement un retard en termes de circuit et d'architecture. En comblant cette lacune par une compilation plus efficace, l'équipe du projet HTCMP facilitera la programmation de ces nouvelles architectures. La seconde phase du projet HTCMP s'est axée sur la répartition des données et des threads et l'efficacité de la communication en optimisant la technique de réduction des données. Dans sa quête de faciliter le développement de CMP hétérogènes, l'équipe du projet a créé un algorithme de conception de réseau sur puce (NoC) hétérogène. Par ailleurs, l'équipe du projet HTCMP a également identifié des moyens de minimiser les coûts et de maximiser la fiabilité des architectures de communication NoC en 3D.