Innovative Mehrkernprozessoren
Computersoftware und Anwendungen werden in exponenzieller Weise immer komplexer und fordern zunehmend Rechenleistung. Daraus erwächst der dringende Bedarf an neuartigen Architekturen, die sowohl Rechenleistung als auch Energieeffizienz anheben. Ein vielversprechender Weg setzt auf CMPs, Mehrkernprozessoren mit mehreren vollständigen Hauptprozessorkernen auf einem einzigen Chip, wobei die ITRS-Roadmap (International Technology Roadmap for Semiconductors) damit rechnet, dass die Anzahl der Kerne in einem CMP in den kommenden Jahren dramatisch ansteigen wird. Die Hersteller verwenden als Kerne im Multikernprozessor oft homogene Chips, was keine effiziente Ausnutzung des begrenzten Raums darstellt. Das im Siebten EU-Rahmenprogramms (RP7) geförderte HTCMP-Projekt ("Heterogeneous chip multiprocessor design") ging nun diese Herausforderung an, indem man Chips mit unterschiedlicher Kapazität in Multikernprozessoren einsetzte. Das Projekt konzentrierte sich auf eine Reihe von Fragen im Zusammenhang mit dem Entwurf. Dazu zählte die effektive Aufteilung der verfügbaren Fläche unter den Prozessorkernen und den Speicherblöcken (Cache-Speicher), der Entwurf der Speicherhierarchie, die Auswahl von Prozessoren und deren Typ aus dem Prozessorpool sowie die Thread- und Datenverteilung. HTCMP arbeitete an der Entwicklung neuer Verfahren für Compiler-gestützte Techniken für heterogene Mehrkernprozessoren, die derzeit noch hinter den Fortschritten in der Schaltungstechnik und -architektur zurückbleiben. HTCMP wird die Programmierung dieser neuen Architekturen mit der Schließung dieser Lücke mit effektivem Support bei der Compilierung vereinfachen. In der zweiten Phase bemühte sich HTCMP um Thread- und Datenverteilung, Kommunikationsreduktion und fortschreitende Optimierung. In Bezug auf das Ziel der Förderung der Entwicklung heterogener Mehrkernprozessoren erstellte das Projekt einen heterogenen Entwurfsalgorithmus für Netwerk-on-Chip (NoC). Überdies ermittelte HTCMP gleichermaßen Wege zur Minimierung der Kosten und zur Maximierung der Zuverlässigkeit von 3D-NoC-Kommunikationsarchitekturen.
