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Mont-Blanc 2020, European scalable, modular and power efficient HPC processor

Projektbeschreibung

Heimische Prozessoren leiten Ära der europäischen Exa-Supercomputer ein

Die Stärkung der industriellen Kapazitäten Europas im Bereich des Prozessordesigns wird zur Entwicklung des Prozessors von morgen für die Exa-Supercomputer beitragen. Das Ziel des EU-finanzierten Projekt Mont-Blanc 2020 liegt in der Entwicklung eines energieeffizienten Prozessors, der für das Hochleistungsrechnen und Server-Arbeitslasten geeignet ist. Der Prozessor wird vielseitiger, zuverlässiger und sicherer sein und dabei gleichzeitig eine bessere Gesamtleistung bieten. Dazu wird im Rahmen des Projekts eine Co-Design-Methode entwickelt, um die System-auf-einem-Chip-Infrastruktur zu verifizieren und zu optimieren, Fortschritte zur Steigerung der Effizienz realer Anwendungen einzuführen und einen Wettbewerbsvorteil zu erzielen. Außerdem werden projektintern wichtige Bausteine (IP) für einen Prozessor zum Hochleistungsrechnen entwickelt.

Ziel

The Mont-Blanc 2020 (MB2020) project ambitions to initiate the development of a future low-power European processor for Exascale. MB2020 lays the foundation for a European consortium aiming at delivering a processor with great energy efficiency for HPC and server workloads. A first generation product is scheduled in the 2020 time frame.

Our target is to reach exascale-level power efficiency (50 Gflops/Watt at processor level) with a second generation planned for 2022. Therefore, we will, within MB2020:
1. define a low-power System-on-Chip (SoC) implementation targeting Exascale, with built-in security and reliability features;
2. introduce strong innovations to improve efficiency with real-life applications and to outperform competition (vector instruction implementation, memory latency and bandwidth, power management, 2.5D integration);
3. develop key modules (IPs) needed for this implementation;
4. provide a working prototype demonstrating MB2020 key components and system level simulations, with a co-design approach based on real-life applications;
5. explore the reuse of these building blocks to serve other markets than HPC.

Our key choices are:
a) To use the ARM ISA (Instruction Set Architecture) because its has strong technological relevance and it offers a dynamic ecosystem, which is needed to deliver the system software and applications mandatory for successful market acceptance.
b) To design, implement or leverage new technologies (Scalable Vector Extension, NoC, High Bandwidth Memory, Power Management, …) as well as innovative packaging technologies to improve the versatility, performance, power efficiency, reliability, and security of the processor.
c) To improve on the economic sustainability of processor development through a modular design that allows to retarget our SoC for different markets.

Wissenschaftliches Gebiet (EuroSciVoc)

Programm/Programme

Thema/Themen

Finanzierungsplan

RIA - Research and Innovation action

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Aufforderung zur Vorschlagseinreichung

(öffnet in neuem Fenster) H2020-ICT-2016-2017

Alle im Rahmen dieser Aufforderung zur Einreichung von Vorschlägen finanzierten Projekte anzeigen

Koordinator

BULL SAS
Netto-EU-Beitrag
€ 3 816 743,75
Adresse
RUE JEAN JAURES 68
78340 Les Clayes Sous Bois
Frankreich
Region
Ile-de-France Ile-de-France Yvelines
Aktivitätstyp
Private for-profit entities (excluding Higher or Secondary Education Establishments)
Links
Gesamtkosten
€ 3 816 743,75

Beteiligte (7)