Design and Optimization of SRAM Macro and Logic Using Backside Interconnects at 2nm node
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Autores:
R Chen, G Sisto, A Jourdain, G Hiblot, M Stucchi, N Kakarla, B Chehab, SM Salahuddin, F Schleicher, A Veloso, G Hellings, P Weckx, D Milojevic, G Van der Plas, J Ryckaert, E Beyne
Publicado en:
2021 IEEE International Electron Devices Meeting (IEDM), Edición yearly, 2021, Página(s) 22.4. 1-22.4. 4
Editor:
IEEE
DOI:
10.1109/iedm19574.2021.9720528
IR-Drop Analysis of Hybrid Bonded 3D-ICs with Backside Power Delivery and μ-& n-TSVs
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Autores:
G Sisto, B Chehab, B Genneret, R Baert, R Chen, P Weckx, J Ryckaert, R Chou, G van Der Plas, E Beyne, D Milojevic
Publicado en:
2021 IEEE International Interconnect Technology Conference (IITC), Edición yearly, 2020, Página(s) 1~3
Editor:
IEEE
DOI:
10.1109/iitc51362.2021.9537541
Design And Sign-off Methodologies For Wafer-To-Wafer Bonded 3D-ICs At Advanced Nodes (invited)
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Autores:
Giuliano Sisto; Rongmei Chen; Richard Chou; Geert Van der Plas; Eric Beyne; Rod Metcalfe; Dragomir Milojevic
Publicado en:
2021 ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Edición yearly, 2022
Editor:
IEEE
DOI:
10.1109/slip52707.2021.00011
3D-optimized SRAM Macro Design and Application to Memory-on-Logic 3D-IC at Advanced Nodes
(se abrirá en una nueva ventana)
Autores:
R Chen, P Weckx, SM Salahuddin, S-W Kim, G Sisto, G Van der Plas, M Stucchi, R Baert, P Debacker, MH Na, J Ryckaert, D Milojevic, E Beyne
Publicado en:
2020 IEEE International Electron Devices Meeting (IEDM), Edición yearly, 2020, Página(s) 15.2. 1-15.2. 4
Editor:
IEEE
DOI:
10.1109/iedm13553.2020.9371905
