3D IC Design Flow for Hybrid-bonding 3D System on Chip

Información del proyecto

H-3D-SOC

Identificador del acuerdo de subvención: 894805

DOI 10.3030/894805

Proyecto cerrado

Fecha de la firma de la CE 26 Marzo 2020

Fecha de inicio 1 Abril 2020

Fecha de finalización 31 Marzo 2022

Financiado con arreglo a

• EXCELLENT SCIENCE - Marie Skłodowska-Curie Actions

Coste total € 178 320,00

Aportación de la UE € 178 320,00

Coordinado por

INTERUNIVERSITAIR MICRO-ELECTRONICA CENTRUM
Bélgica

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Publicaciones

Actas de congresos (4)

Design and Optimization of SRAM Macro and Logic Using Backside Interconnects at 2nm node

Autores: R Chen, G Sisto, A Jourdain, G Hiblot, M Stucchi, N Kakarla, B Chehab, SM Salahuddin, F Schleicher, A Veloso, G Hellings, P Weckx, D Milojevic, G Van der Plas, J Ryckaert, E Beyne
Publicado en: 2021 IEEE International Electron Devices Meeting (IEDM), Edición yearly, 2021, Página(s) 22.4. 1-22.4. 4
Editor: IEEE
DOI: 10.1109/iedm19574.2021.9720528

IR-Drop Analysis of Hybrid Bonded 3D-ICs with Backside Power Delivery and μ-& n-TSVs

Autores: G Sisto, B Chehab, B Genneret, R Baert, R Chen, P Weckx, J Ryckaert, R Chou, G van Der Plas, E Beyne, D Milojevic
Publicado en: 2021 IEEE International Interconnect Technology Conference (IITC), Edición yearly, 2020, Página(s) 1~3
Editor: IEEE
DOI: 10.1109/iitc51362.2021.9537541

Design And Sign-off Methodologies For Wafer-To-Wafer Bonded 3D-ICs At Advanced Nodes (invited)

Autores: Giuliano Sisto; Rongmei Chen; Richard Chou; Geert Van der Plas; Eric Beyne; Rod Metcalfe; Dragomir Milojevic
Publicado en: 2021 ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Edición yearly, 2022
Editor: IEEE
DOI: 10.1109/slip52707.2021.00011

3D-optimized SRAM Macro Design and Application to Memory-on-Logic 3D-IC at Advanced Nodes

Autores: R Chen, P Weckx, SM Salahuddin, S-W Kim, G Sisto, G Van der Plas, M Stucchi, R Baert, P Debacker, MH Na, J Ryckaert, D Milojevic, E Beyne
Publicado en: 2020 IEEE International Electron Devices Meeting (IEDM), Edición yearly, 2020, Página(s) 15.2. 1-15.2. 4
Editor: IEEE
DOI: 10.1109/iedm13553.2020.9371905

Artículos arbitrados (3)

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part II: CNT Interconnect Optimization

Autores: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Publicado en: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Edición montly, 2022, Página(s) 440-448, ISSN 1063-8210
Editor: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146064

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part I: CNFET Transistor Optimization

Autores: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Publicado en: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Edición montly, 2022, Página(s) 432-439, ISSN 1063-8210
Editor: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146125

Extended Methodology to Determine SRAM Write Margin in Resistance-Dominated Technology Node

Autores: Liu, Hsiao-Hsuan, Salahuddin, Shairfe M ; Abdi, Dawit ; Chen, Rongmei ; Weckx, Pieter ; Matagne, Philippe ; Catthoor, Francky
Publicado en: IEEE TRANSACTIONS ON ELECTRON DEVICES, Edición montly, 2022, Página(s) 3113 - 3117, ISSN 0018-9383
Editor: Institute of Electrical and Electronics Engineers
DOI: 10.1109/ted.2022.3165738