3D IC Design Flow for Hybrid-bonding 3D System on Chip

Informacje na temat projektu

H-3D-SOC

Identyfikator umowy o grant: 894805

DOI 10.3030/894805

Projekt został zamknięty

Data podpisania przez KE 26 Marca 2020

Data rozpoczęcia 1 Kwietnia 2020

Data zakończenia 31 Marca 2022

Finansowanie w ramach

• EXCELLENT SCIENCE - Marie Skłodowska-Curie Actions

Koszt całkowity € 178 320,00

Wkład UE € 178 320,00

Koordynowany przez

INTERUNIVERSITAIR MICRO-ELECTRONICA CENTRUM
Belgia

CORDIS oferuje możliwość skorzystania z odnośników do publicznie dostępnych publikacji i rezultatów projektów realizowanych w ramach programów ramowych HORYZONT.

Odnośniki do rezultatów i publikacji związanych z poszczególnymi projektami 7PR, a także odnośniki do niektórych konkretnych kategorii wyników, takich jak zbiory danych i oprogramowanie, są dynamicznie pobierane z systemu OpenAIRE .

Publikacje

Materiały z konferencji (4)

Design and Optimization of SRAM Macro and Logic Using Backside Interconnects at 2nm node

Autorzy: R Chen, G Sisto, A Jourdain, G Hiblot, M Stucchi, N Kakarla, B Chehab, SM Salahuddin, F Schleicher, A Veloso, G Hellings, P Weckx, D Milojevic, G Van der Plas, J Ryckaert, E Beyne
Opublikowane w: 2021 IEEE International Electron Devices Meeting (IEDM), Numer yearly, 2021, Strona(/y) 22.4. 1-22.4. 4
Wydawca: IEEE
DOI: 10.1109/iedm19574.2021.9720528

IR-Drop Analysis of Hybrid Bonded 3D-ICs with Backside Power Delivery and μ-& n-TSVs

Autorzy: G Sisto, B Chehab, B Genneret, R Baert, R Chen, P Weckx, J Ryckaert, R Chou, G van Der Plas, E Beyne, D Milojevic
Opublikowane w: 2021 IEEE International Interconnect Technology Conference (IITC), Numer yearly, 2020, Strona(/y) 1~3
Wydawca: IEEE
DOI: 10.1109/iitc51362.2021.9537541

Design And Sign-off Methodologies For Wafer-To-Wafer Bonded 3D-ICs At Advanced Nodes (invited)

Autorzy: Giuliano Sisto; Rongmei Chen; Richard Chou; Geert Van der Plas; Eric Beyne; Rod Metcalfe; Dragomir Milojevic
Opublikowane w: 2021 ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Numer yearly, 2022
Wydawca: IEEE
DOI: 10.1109/slip52707.2021.00011

3D-optimized SRAM Macro Design and Application to Memory-on-Logic 3D-IC at Advanced Nodes

Autorzy: R Chen, P Weckx, SM Salahuddin, S-W Kim, G Sisto, G Van der Plas, M Stucchi, R Baert, P Debacker, MH Na, J Ryckaert, D Milojevic, E Beyne
Opublikowane w: 2020 IEEE International Electron Devices Meeting (IEDM), Numer yearly, 2020, Strona(/y) 15.2. 1-15.2. 4
Wydawca: IEEE
DOI: 10.1109/iedm13553.2020.9371905

Artykuły recenzowane (3)

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part II: CNT Interconnect Optimization

Autorzy: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Opublikowane w: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Numer montly, 2022, Strona(/y) 440-448, ISSN 1063-8210
Wydawca: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146064

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part I: CNFET Transistor Optimization

Autorzy: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Opublikowane w: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Numer montly, 2022, Strona(/y) 432-439, ISSN 1063-8210
Wydawca: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146125

Extended Methodology to Determine SRAM Write Margin in Resistance-Dominated Technology Node

Autorzy: Liu, Hsiao-Hsuan, Salahuddin, Shairfe M ; Abdi, Dawit ; Chen, Rongmei ; Weckx, Pieter ; Matagne, Philippe ; Catthoor, Francky
Opublikowane w: IEEE TRANSACTIONS ON ELECTRON DEVICES, Numer montly, 2022, Strona(/y) 3113 - 3117, ISSN 0018-9383
Wydawca: Institute of Electrical and Electronics Engineers
DOI: 10.1109/ted.2022.3165738