3D IC Design Flow for Hybrid-bonding 3D System on Chip

Informations projet

H-3D-SOC

N° de convention de subvention: 894805

DOI

10.3030/894805

Projet clôturé

Date de signature de la CE 26 Mars 2020

Date de début 1 Avril 2020

Date de fin 31 Mars 2022

Financé au titre de

• EXCELLENT SCIENCE - Marie Skłodowska-Curie Actions

Coût total

€ 178 320,00

Contribution de l’UE

€ 178 320,00

Coordonné par

INTERUNIVERSITAIR MICRO-ELECTRONICA CENTRUM
Belgium

CORDIS fournit des liens vers les livrables publics et les publications des projets HORIZON.

Les liens vers les livrables et les publications des projets du 7e PC, ainsi que les liens vers certains types de résultats spécifiques tels que les jeux de données et les logiciels, sont récupérés dynamiquement sur OpenAIRE .

Publications

Conference proceedings (4)

Design and Optimization of SRAM Macro and Logic Using Backside Interconnects at 2nm node

Auteurs: R Chen, G Sisto, A Jourdain, G Hiblot, M Stucchi, N Kakarla, B Chehab, SM Salahuddin, F Schleicher, A Veloso, G Hellings, P Weckx, D Milojevic, G Van der Plas, J Ryckaert, E Beyne
Publié dans: 2021 IEEE International Electron Devices Meeting (IEDM), Numéro yearly, 2021, Page(s) 22.4. 1-22.4. 4
Éditeur: IEEE
DOI: 10.1109/iedm19574.2021.9720528

IR-Drop Analysis of Hybrid Bonded 3D-ICs with Backside Power Delivery and μ-& n-TSVs

Auteurs: G Sisto, B Chehab, B Genneret, R Baert, R Chen, P Weckx, J Ryckaert, R Chou, G van Der Plas, E Beyne, D Milojevic
Publié dans: 2021 IEEE International Interconnect Technology Conference (IITC), Numéro yearly, 2020, Page(s) 1~3
Éditeur: IEEE
DOI: 10.1109/iitc51362.2021.9537541

Design And Sign-off Methodologies For Wafer-To-Wafer Bonded 3D-ICs At Advanced Nodes (invited)

Auteurs: Giuliano Sisto; Rongmei Chen; Richard Chou; Geert Van der Plas; Eric Beyne; Rod Metcalfe; Dragomir Milojevic
Publié dans: 2021 ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Numéro yearly, 2022
Éditeur: IEEE
DOI: 10.1109/slip52707.2021.00011

3D-optimized SRAM Macro Design and Application to Memory-on-Logic 3D-IC at Advanced Nodes

Auteurs: R Chen, P Weckx, SM Salahuddin, S-W Kim, G Sisto, G Van der Plas, M Stucchi, R Baert, P Debacker, MH Na, J Ryckaert, D Milojevic, E Beyne
Publié dans: 2020 IEEE International Electron Devices Meeting (IEDM), Numéro yearly, 2020, Page(s) 15.2. 1-15.2. 4
Éditeur: IEEE
DOI: 10.1109/iedm13553.2020.9371905

Peer reviewed articles (3)

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part II: CNT Interconnect Optimization

Auteurs: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Publié dans: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Numéro montly, 2022, Page(s) 440-448, ISSN 1063-8210
Éditeur: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146064

Carbon Nanotube SRAM in 5-nm Technology Node Design, Optimization, and Performance Evaluation—Part I: CNFET Transistor Optimization

Auteurs: Rongmei Chen, Lin Chen, Jie Liang, Yuanqing Cheng, Souhir Elloumi, Jaehyun Lee, Kangwei Xu, Vihar P Georgiev, Kai Ni, Peter Debacker, Asen Asenov, Aida Todri-Sanial
Publié dans: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Numéro montly, 2022, Page(s) 432-439, ISSN 1063-8210
Éditeur: Institute of Electrical and Electronics Engineers
DOI: 10.1109/tvlsi.2022.3146125

Extended Methodology to Determine SRAM Write Margin in Resistance-Dominated Technology Node

Auteurs: Liu, Hsiao-Hsuan, Salahuddin, Shairfe M ; Abdi, Dawit ; Chen, Rongmei ; Weckx, Pieter ; Matagne, Philippe ; Catthoor, Francky
Publié dans: IEEE TRANSACTIONS ON ELECTRON DEVICES, Numéro montly, 2022, Page(s) 3113 - 3117, ISSN 0018-9383
Éditeur: Institute of Electrical and Electronics Engineers
DOI: 10.1109/ted.2022.3165738