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DESIGN OF EXTREMELY ENERGY-EFFICIENT MULTI-CORE PROCESSOR IN NANOSCALE CMOS FOR MEDIA PROCESSING IN PORTABLE DEVICES

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Elaborazione parallela con meno energia

L’elaborazione parallela, in cui più processori eseguono operazioni su sottoinsiemi diversi di dati, è fondamentale per molte applicazioni multimediali. Una nuova architettura di chip basata su schemi intelligenti di gestione dell’energia potrebbe consentire di ridurre notevolmente il consumo di energia dei dispositivi portatili che ne fanno uso.

Energia icon Energia

Molte applicazioni multimediali del futuro faranno ricorso frequente al funzionamento parallelo e all’elaborazione contemporanea di set di dati imponenti. Ad esempio, una media di 1 000 000 di numeri può essere elaborata tramite la media di 1 000 set di 1 000 numeri, utilizzando poi la media di queste 1 000 medie. Il progetto RAVEN10, finanziato dall’UE, ha l’obiettivo di sviluppare architetture multicore con elaborazione parallela dei dati, altamente efficienti dal punto di vista energetico, che supportino nodi tecnologici molto piccoli, in nano-scala, per queste applicazioni. Il controllo della riconfigurazione dinamica on-chip, inoltre, riduce drasticamente i costi di fabbricazione, che per i moderni chip per singola applicazione possono raggiungere anche decine di milioni di euro. Per raggiungere il loro obiettivo, gli scienziati hanno sfruttato il DVFS (Dynamic voltage and frequency scaling, Tensione dinamica e scalatura di frequenza), una tecnica di gestione dell’alimentazione e del calore che adatta la tensione o la frequenza del processore alle esigenze di elaborazione. L’architettura RAVEN (Resilient Architecture with Vector-thread Execution, Architettura resiliente con esecuzione del thread del vettore) permette di applicare questi metodi individualmente a ogni core con un processore di controllo indipendente. Il team è riuscito a impiegare convertitori DC-DC a capacità commutata (switched-capacitor, SC) riconfigurabili, un particolare tipo di convertitori di potenza DC-DC che esegue in modo efficiente la conversione tra tensioni diverse. Restano tuttavia alcuni problemi tecnici da risolvere per mantenere gli schemi DVFS di dettaglio anche con grandi numeri di processori. Metodi basati su clock adattativi hanno permesso di trasformare la perdita SC associata alla resistenza in uscita del convertitore in un vantaggio. Gli scienziati hanno ottenuto una frequenza di commutazione minore ed efficienze di conversione molto elevate. Lo svolgimento dell’analisi dell’energia di sistema per un’alimentazione variabile, anziché fissa, ha permesso inoltre un’ottimizzazione globale. Il sistema utilizza il punto di energia minimo per ogni processore durante ogni singola attività. Una soluzione innovativa al numero finito di rapporti di conversione ha permesso di ridurre l’energia per ogni core anche del 25 % rispetto alle tecniche DVFS basate su regolatori di tensione convenzionali. Un chip di test con una tecnologia DVFS completa implementata su un core singolo è attualmente in fase di valutazione. L’implementazione del concetto RAVEN permetterà di ridurre drasticamente il consumo di energia e il prezzo dell’elaborazione di video e di fonia su telefoni cellulari e tablet, grazie al controllo della riconfigurazione dinamica on-chip. I risparmi annui potenziali di energia per i telefoni cellulari di un solo marchio potrebbero equivalere al consumo di decine di migliaia di famiglie: numeri estremamente interessanti, considerata la quantità di dispositivi portatili che vengono utilizzati in tutto il mondo.

Parole chiave

Elaborazione, dispositivi portatili, efficienza energetica, nanoscala, on-chip, DVFS

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