Opis projektu
Materiały dwuwymiarowe ułożone w stosy mogą być podstawą do budowy urządzeń elektrycznych o niskim zapotrzebowaniu na energię
Ciągły postęp w dziedzinie technologii półprzewodników przyczynił się do opracowania szybszych i mniejszych tranzystorów. Tranzystory polowe o strukturze metal–tlenek–półprzewodnik (MOSFET) należą do najbardziej popularnych tranzystorów polowych (ang. field-effect transistor, FET). Mają one jednak jedno bardzo poważne ograniczenie, jakim jest niska efektywność energetyczna, która wynika z wysokiego napięcia roboczego oraz braku możliwości zmniejszenia prądu upływu w trybie wyłączenia. Eksperymentalny typ tranzystora FET – nazywany tunelowym tranzystorem polowym – może rozwiązać ten problem dzięki zjawisku kwantowo-mechanicznego tunelowania. Badacze z finansowanego ze środków UE projektu 2D-LOTTO rozwiążą kluczowe wyzwania, które utrudniają budowę wysokowydajnych tunelowych FET. Zintegrowanie niskooporowych złączy typu p i n, materiałów o ujemnej pojemności i pionowych dwuwymiarowych heterostruktur półprzewodnikowych z idealnymi interfejsami powinno zaowocować stworzeniem ultraenergooszczędnych, kompatybilnych z CMOS tunelowych FET, które mogą dokonać przełomu w dziedzinie internetu rzeczy, big data i obliczeń.
Cel
Modern electronics consume a huge amount of worlds energy currently ~ 5% and rising to > 20% in 2030. Field effect transistors (FETs) account for a large fraction of the energy consumed in electronics due to high OFF state (leakage) currents and large operating voltage (~ 0.8V). Tunnel FETs (TFETs) based on two-dimensional semiconductors (2D SCs) provide unique and game-changing solutions for both of these problems and can be engineered using industry compatible complementary metal oxide semiconductor (CMOS) processes. However, despite the intense effort over the past decade, serious challenges remain in realizing high performance TFETs. The challenges, related to achieving high quality p- and n-type contacts, practical ON state currents and scalability, arise from the lack of precise control of material interfaces. Therefore, completely new approaches in materials and process engineering are needed to reap the benefits of 2D SCs for TFETs. 2D-LOTTO provides these frontier approaches to TFET challenges by designing and engineering vertical heterostructures of 2D SCs with novel ultra-clean, low resistance p- and n-type near ideal van der Waals (vdW) contacts that allow operation at ~ 100 mV. Internal electric field amplification to boost ON state currents to practical levels will be achieved for the first time by using negative capacitance (NC) gate dielectrics. The integration of vdW contacts, NC gates and 2D SC heterostructures with ideal interfaces will provide ultra-low power, CMOS compatible TFETs that have the potential to transform the technology landscape in IoT, Big Data and computing. Initially, automated mechanical exfoliation of 2D SC vertical heterostructures will be used to design and test TFETs. Then, CMOS compatible metal organic chemical vapor deposition (MOCVD) will be used to realize wafer scale devices. The viability of proposed approach is confirmed by proof of concept demonstrations reported by the PI in engineering 2D SCs for FETs.
Dziedzina nauki (EuroSciVoc)
Klasyfikacja projektów w serwisie CORDIS opiera się na wielojęzycznej taksonomii EuroSciVoc, obejmującej wszystkie dziedziny nauki, w oparciu o półautomatyczny proces bazujący na technikach przetwarzania języka naturalnego. Klasyfikacja tego projektu została potwierdzona przez zespół projektowy.
Klasyfikacja projektów w serwisie CORDIS opiera się na wielojęzycznej taksonomii EuroSciVoc, obejmującej wszystkie dziedziny nauki, w oparciu o półautomatyczny proces bazujący na technikach przetwarzania języka naturalnego. Klasyfikacja tego projektu została potwierdzona przez zespół projektowy.
Słowa kluczowe
Program(-y)
Temat(-y)
System finansowania
ERC-ADG - Advanced GrantInstytucja przyjmująca
CB2 1TN Cambridge
Zjednoczone Królestwo